摘要：文章提出了一种新型的基于相位差限制架构的快速锁定的锁相环结构。在这个架构内包含两个鉴频鉴相器，参考时钟输入到一个鉴频鉴相器，而参考时钟的反相信号输入到另一个鉴频鉴相器。通过适当的时间在两个鉴频鉴相器之间切换，大于π的相位差可以被转化为一个较小的相位差，从而缩短锁定时间。和典型的锁相环相比，这种体系结构可以减少最多50%的锁定时间，在不增加带宽的同时可以适应较小的相位裕度。
关键词：锁相环；压控振荡器；鉴频鉴相器；相位差；快速锁定
中图分类号：TN402 文献标识码：A 文章编号：1009-2374（2012）28-0015-04
1 概述
一个锁相环（PLL）的快速锁定特性在通信系统中是非常重要的，其广泛用于各种设备中，如高性能的无线电收发信机、模拟-数字转换器等。快速锁定的特性在跳频系统尤为重要。然而，在一个经典的锁相环结构中，锁定时间被许多因素限制。通过线性模型的I型中所示的锁相环可以得出闭环传递函数，如图1所示：
根据线性模型，我们可以推导出如果阻尼因子ζ变小，锁定时间将变短。但是ζ和相位噪声均反比于KPDKVCO。这意味着如果我们放大环路增益KPDKVCO来减少ζ，相位噪声也将随之提高。因此锁相环的锁定时间取决于相位噪声、控制电压上的纹波和稳定性之间的平衡。
目前有几种解决方案可以减少锁定时间。第一种解决方案是增加锁相环环路的带宽，但是一个较大的带宽将不可避免地在环路中引入噪声，通常保持低相位噪声更加重要。第二种解决方案是带宽切换技术。带宽切换技术被广泛应用于减少锁定时间方面。此技术是在锁定过程中增加带宽，在锁相环锁定后保持一个窄的带宽。但是，该方法仍存在某些缺陷。例如，在锁定过程中纹波较大，从而导致锁相环锁定范围的损失。此外，决定锁定速度的环路带宽膨胀比在实际中通常被限制。第三种解决方案是使用小数分频锁相环。基于小数分频锁相环的动态相位差补偿技术是一种更好的用来缩短锁定时间的方式。但这种体系结构不可避免地引入比传统的PLL更大的相位噪声。
本文第二节详细介绍了相位差限制技术的原理，第三节将介绍如何用本文提出的结构实现快速锁定的功能，第四节介绍了仿真结果，最后给出本文的结论。
2 相位差限制技术的原理
2.1 锁定时间分析
传统的PLL的锁定时间是根据参考信号，输出信号从初始频率到锁定频率的时间来定义的。当输入参考时钟变化，压控振荡器（VCO）的输出频率不能立即达到最终锁定频率时，鉴频鉴相器（PFD）就会产生输出的相位差。相位差在锁定的过程中连续变化，因而可以防止锁相环在输出频率不等于输入参考频率时被锁定。如图2所示，在t2时刻，相位差是零，而频差达到了整个锁定过程的最大。在t1时刻是锁定过程中相差最大而频差为零的时刻。我们可以根据这种现象得出以下的结论：如果在t1时刻可以使PFD输出的相位差减小，那么锁定时间就可以大幅减少，原理如图1所示。
2.2 工作原理
基于上述讨论，本文提出了一种快速锁定的锁相环架构。在锁定过程中，它可以将大于π的相位差从θPD转换到θPD-π。如图3所示的该结构的框图，系统中有两个鉴频鉴相器，但是在同一时间只有一个鉴频鉴相器控制电荷泵（CP）。PFD1的输入参考时钟是Ref，而PFD2的输入参考时钟是Ref的反相信号。因此，PFD1（UP1/DN1）的相位差θPD1小于π时，则PFD2（UP2/DN2）的相位差为π+θPD11；当θPD1大于π时，则PFD2（UP2/DN2）的相位差为θPD1-π。显然，在图2中的点A的VCO的输出频率正是我们想要的，但其相位差在锁定过程中是最大的，将经过一段时间才会锁定。因此，当点A处的相位差大于π时，如果控制CP的PFD可以切换到另一个PFD的话，相位差可以降低π。PFD选择器会在每一个周期中检查PFD1和PFD2的输出来选择合适的控制电荷泵，具有自适应的特点。如果当前PFD输出满足相位差大于π；相位差不再增加，PFD的选择器将从当前的PFD切换到另一个的PFD。一般来说，在一次锁定过程中，PFD的选择器将切换一次（当点A处的相位差大于π）或不切换（当点A的相位差小于π）。
3 设计与实现
本节将详细介绍PFD选择器的主要模块，包括一个脉冲电平转换器、两个PFD判断模块和两个多路复用器。
3.1 脉冲电平转换器
判断模块用来判断该系统是否已达到图2中的点A。如果达到点A且上节中提到的两个条件都满足，判断模块将发送一个脉冲到脉冲电平转换器。脉冲的电平转换器的实质是一个TSPC型d触发器。图4是脉冲电平转换器的电路图，即一个“D”端连接至电路高电平的D触发器。“CH1”端口对应“CLK”的功能，“CH2”端口对应“Reset”的功能，“Sel”端口对应“Q”的功能。如果判断模块1发送一个脉冲到d触发器，输出信号Sel将变为高电平，直到判断模块2发送一个脉冲，Sel将变为低电平。
这里用到的TSPCD锁存器的原理是电荷存储。当CH2是“1”时，无论CLK为“1”或“0”，点A将通过M3连接到地，M6夹断，B点通过M4连接到VDD，因此，输出节点Sel通过M8接地，为“0”。同理，当CH2是“0”且CH1由“0”变为“1”时，M3夹断，则点B通过M5和M6接地，所以Sel连接到VDD。因此，当CH2为“1”时，输出节点Sel的值被设置为“0”；当CH2为“0”且CH1处于上升沿时，输出节点Sel的值被设置为“1”。
3.2 判断模块
判断模块的设计中使用了一个延时单元、一个N位计数器、两个N位的寄存器和两个N位的比较器，如图5所示。判断模块的功能是判断两个条件：相位差是否大于π；PFD输出的相位差是否小于前一个参考时钟周期中的相位差。如果这两个条件都满足时，判断模块将输出高电平，并且脉冲电平转换器将选择另一个PFD来控制电荷泵。 判断模块会在每一个参考时钟周期对相位差进行判断。VCO输出方波是用来测量相位差的工具。出现相位差的时候，脉冲的数目将会被记录，那么相位差的宽度可以用脉冲数表示。在一个新的时钟周期的开始时，寄存器（REG）将会写入新的数据。此时，计数器保存的是上一个时钟周期的脉冲数。rst和参考时钟相差Δt的时长，Δt后延迟的参考时钟上升沿将重置计数器。两个比较器是用于判断上述的两个条件的。比较器1用来比较当前相位差的宽度和N/2，如果相位差宽度大于N/2，则输出高电平。比较器2比较当前相位差（REG1的数据）和前一个相位差（REG2的数据）的宽度。如果REG1中的数据大于REG2中的数据，这意味着相位差开始降低，此时比较器将输出一个高电平。
延时单元是由一系列反相器组成。延迟时间Δt应足够小（小于VCO直接输出的一个周期），以保持计数误差小于1。如果Δt大于一个VCO输出信号周期，将至少漏掉一个输入脉冲信号。然而，上述的技术还存在一些其他的问题。比如时间延迟是一个严重的问题。由于在寄存器中的数据始终比当前数据晚一个时钟周期，PFD选择器的开关操作也是一个时钟周期的延迟。这种情况不仅会导致响应的延迟，而且会导致锁定时间过长。如果时间延迟的效果无法忽略时，我们可以使用补偿的方法。在比较器2中，我们只能比较高N-1或N-2位的输入数据，例如，如果A只是比B小2，比较器2的输出也可以是“等于”。
4 仿真结果
要验证所提出的架构，我们要设计一个1.5GHz的整数-N锁相环。该锁相环具有1.2～1.7GHz的频率调谐范围。为了更直观地观察所提出结构的有效性，图6和图7为在较大的阻尼因子和较小的阻尼因子下，典型的PLL和具有快速锁定技术的PLL的模拟结果。
（a）传统PLL （b）本文提出的PLL
图6 在较大的阻尼因子下传统PLL和所提出的
PLL性能比较
（a）传统PLL （b）本文提出的PLL
图7 在较小的阻尼因子下传统PLL和所提出的
PLL性能比较
为了直观地显示所提出的相位差限制PLL体系结构的效果，图6（b）和图7（b）显示出当输入参考频率被改变时，在不同的条件下的PLL频率响应。我们可以直接地从压控振荡器的输出电压来计算频率。VCO的带宽为350kHz，增益为333MHz/V。低通滤波器的参数是C1：57.2pF，C2：5.9pF。我们可以改变低通滤波器中的电阻值R1来调整PLL环路的阻尼因子。
图6显示了当R1为100kΩ时PLL的建立过程。图6（a）是传统PLL的现象，稳定时间为10us左右，而本文设计的结构的稳定时间是6us左右，达到约40%的改善。
另外，图6（b）的频率曲线没有在点A反转，该点频率和最终频率是一样的，而是点B（比A晚0.12ns）处有频率曲线的反转。这是因为PFD选择器需要一个参考时钟周期，以判断它是否是该切换到另一个的PFD并且执行操作。当执行切换时，VCO的输出频率已经超过了所期望的目标。
图7显示的是当R1为300KΩ时PLL建立过程。通过比较图6和图7，我们可以得出这样的结论：当阻尼因子变小时所设计的快速锁定结构性能更好。小阻尼因子的系统很少使用，因为控制电压上纹波过大以及稳定时间可能太长。但是，本文所提出的技术可以克服这些缺陷，因为它具有快速锁定和小纹波的特点，因此，可用的相位裕度可以压缩到30°或更小。
5 结语
任何快速的PLL的锁定速度始终是根据PLL的需要确定的，尤其是当环路带宽窄，并且要达到一定的噪声标准的时候。为了解决这个问题，本文提出了一种快速锁定的锁相环架构。通过使用两个PFD，可以在适当的时候，在两个PFD之间切换，减小相位差，从而缩短锁定时间，提出的PLL工作在1.2～1.7GHz之间。仿真结果表明，缩短的锁定时间与计算结果相符。
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作者简介：曹原，男，山东泰安人，北京理工大学信息与电子学院学生，研究方向：快速锁定锁相环、MEMS传感器。
（责任编辑：王书柏）